Send til en ven   Udskriv29/7 2009 kl. 16:43
Send til en ven

Autorouter og layout-komponentgenerator

Ny autorouter og layout-komponentgenerator fra Tanner EDA reducerer designtider for analoge og mixed-signal ASICs

EDA Solutions lancerer version 14.10 af Tanner EDA’s Tanner Tools Pro og HiPer Silicon design-software, der inkluderer en ny interaktiv autorouter, SDL Router’en, samt en layout-komponentgenerator, DevGen.

Begge nye tilføjelser øger designernes produktivitet og baner vejen for hurtigere udvikling af fuldt kundespecifikke analoge IC’er og MEMS-designs. Produkterne er blevet præsenteret for offentligheden under DAC (Design Automation Conference) i San Francisco i juli måned.


SDL Router er en automatisk routing-engine, som er integreret direkte i Tanner EDA’s SDL-software (Schematic Driven Layout). Funktionen letter layout ved automatisk af route nonkritiske kredsløbsdele, så designeren kan fokusere på routing, som kræver det dyrere og mere omfattende layout-håndværk for at øge ydelsen eller imødekomme følsomme, analoge dele af kredsløbet.

Routeren kontrolleres interaktivt at layout-designeren. SDL Router’en bruger grundlæggende den routing-geometri, der dikteres af brugeren og kører samtlige eller specificerede underliggende knudepunkter i løbet af hver rutine. Designerne kan manuelt route dele af et kredsløb eller lade routeren afslutte kredsløbet automatisk. På grund af routerens integration med Tanner EDA’s SDL-software kan brugerne let highlighte eller fjerne knudepunkter, styre den manuelle og automatisk routing-status og implementere ECOs (Engineering Change Orders).

DevGen, parret med SDL, løfter produktiviteten til et nyt niveau. DevGen øger produktiviteten for analoge kredsløbsdesignere gennem en automatisering af de mere trivielle dele af et komponent-layout. DevGen rummer parametriske layout-generatorer, som let kan konfigureres til en hvilken som helst proces for at sikre et fejlfrit layout.

Ved at bruge DevGen wizarden og besvare nogle få spørgsmål om de involverede lag og DRC (Design Rule Checks) kan designere opbygge parametriske celler af fælles komponenter uden at skrive kode overhovedet. DevGen inkluderer layout-generatorer for kondensatorer, modstande, spoler, MOSFETs og dioder.

SDL Router’en og DevGen øger såvel hastighed som kvalitet af kundespecifikke layouts og hjælper til god designpraksis gennem en tæt synkronisering gennem schematics og layout. SDL øger produktiviteten gennem de automatiske forslag til brug af celler samt parametriske komponenter, og den placement-kvaliteten forbedres gennem display af real-time knudepunkt-flylines. SDL forhindrer samtidigt trafikpropper i routingen og registrerer designerens fremskridt, så værktøjet kan hjælpe til at styre arbejds-flowet.

Version 14.10 af Tanner Tools Pro og HiPer Silicon inkluderer samtidigt en forbedret Verilog-A integration, hvad der reducerer runtime for analog simulering, når simuleringen inkluderer digitale blokke. HiPer Verify kan afvikle Assura- samt Calibre- og Dracula- foundry-files uden konvertering eller modifikation. SOA-checks (Safe Operating Area) i T-Spice er blevet tilføjet, så modellerne forbliver valide, og kredsløbene fungerer korrekt.

Softwarens interaktive DRC viser eventuelle overgreb i real-time under layout-edit processen, så designerne kan skabe kompakte, fejlfri layouts i første forsøg. Afstande bliver vist i real-time under layout-editing, så man under opbygningen kan forhindre lederbaner eller knudepunkter at komme tættere på hinanden end en specificeret afstand.

Relaterede nyheder

Forrige1234Næste

Elektronik & Data • Odsgard A/S • Stationsparken 25 • 2600 Glostrup • Tlf: +45 4345 1063